扇出晶圓級封裝

扇出晶圓級封裝（FOWLP）是一種集成電路封裝技術，是標準晶圓級封裝（WLP）技術的強化。

嵌入式晶圓級球陣列封裝（eWLB）草圖，第一個商業化FOWLP技術

傳統技術中，首先對晶圓進行切割，然後對單個裸晶進行封裝。封裝尺寸通常比晶片尺寸大得多。相比之下，在標準WLP流程中，集成電路在仍處於晶圓時進行封裝，然後附有封裝外層的晶圓才被切割；最終的封裝實際上與芯片本身尺寸相同。然而，小封裝限制了有限封裝空間可容納的外部接點。對於需要大量接觸的複雜半導體裝置則可能成為重大限制。

FOWLP的開發就是為了放寬這個限制。與傳統封裝相比，它提供了更小的封裝尺寸、改進的熱性能和電氣性能，並且允許在不增加晶片尺寸的情況下提高觸點數量。

與標準WLP流程相反，FOWLP中，首先對晶圓進行切割，切割出來的晶片會非常精確地重新定位在載體晶圓或面板上，並在每個晶片周圍保留扇出空間。然後通過模塑來重構載體，然後在整個模製區域頂部（晶片頂部和相鄰扇出區域頂部）製作重布線層，然後在頂部形成焊球。

歷史

FOWLP技術最開始由英飛凌開發，台積電以此技術為基礎，生產A10處理器。

FOWLP可使用「先芯片（die first）」，裸片面朝下或面朝上安裝；或者「後芯片（die last）」方式組裝而成。面朝下的方法免於製造銅柱及背面研磨的步驟，製造成本低，但存在裸片移位、晶圓翹曲等問題。面朝上的方法，由於芯片背面完全暴露，利於散熱。而後芯片的優點在於製造過程中可以使用驗證合格的裸片（known good die，KGD），提高良率。

優點

FOWLP不僅消除了芯片互連和基板，實現了更好的電氣性能，降低更低，還在提供了更精細的線路和空間，從而實現更好的可布線性。此外，由於FOWLP使用類似晶圓廠的工藝，產量遠高於嵌入式有機基板層壓技術，然而，當在器件上構建基板時，工藝必須足夠穩健，才能實現>99.5% 的良率；否則基板和封裝都會報廢。有機層壓基板工業工藝、材料和設備的設計初衷並不是為了提供如此高的產量。 然而，嵌入式相對於FOWLP，因為不使用高端晶圓廠工藝或材料，成本較低。

外部連結

• Fan-out Wafer Level Packaging (FOWLP). 3dic.org. 2016-10-12 [2018-09-24]. （原始內容存檔於2018-09-23）. 
• Butler, David. Fan-Out Wafer Level Packaging: Breakthrough advantages and surmountable challenges. Solid State Technology (www.solid-state.com). August 2016 [2018-09-24]. （原始內容存檔於2018-09-24）. 
• Fan-Out Wafer Level Packaging. Patent Landscape Analysis (PDF). Know Made Patent & Technology Intelligence. November 2016 [2018-09-24]. （原始內容存檔 (PDF)於2018-09-24）.